Verilog与SystemVerilog编程陷阱 pdf epub mobi txt 电子书下载 2024

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斯图尔特·萨瑟兰 (Stuart Sutherland)

机械工业出版社

戴成然

2015-6-1

155

55.00

平装

9787111503163

图书标签: 电子数字电路设计技术 IC EE AISC

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发表于2024-09-20

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图书描述

这本书可以帮助工程师写出更好的Verilog/SystemVerilog的设计和验证代码，书中阐述了使用Verilog和SystemVerilog语言时超过100个常见的编码错误；每一个例子都详细说明了错误的症状、错误的语言规则以及正确的编码方式。这本书能帮助数字设计工程师和验证工程师有效地识别与避免这些常见的编码错误。书中列举的这些错误许多是非常微妙的，有可能需要花费几个小时或几天的时间才能发现或调试。

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著者简介

作者Stuart Sutherland是IEEE 1800工作组的成员，该工作组负责起草Verilog和SystemVerilog标准。早在1993年也就是Verilog标准的诞生之际，他就已经涉足其标准的定义。同时他参与SystemVerilog标准也可追溯到2001年。此外，Stuart是IEEE官方Verilog和SystemVerilog语言参考手册的技术编辑。Stuart先生作为独立Verilog顾问，专注提供针对Verilog HDL、SystemVerilog 和PLI的综合性专家训练。Stuart是《SystemVerilog for Design》《Verilog-2001：A Guide to the New Features in the Verilog Hardware Description Language》的合著者，也是《The Verilog PLI Handbook》和颇受推崇的《Verilog HDL Quick Reference Guide》及《Verilog PLI Quick Reference Guide》的作者。Stuart同时发表了诸多涉及Verilog和SystemVerilog的技术文章。

Don Mills从1986年开始涉足ASIC的设计。在此期间，他参与了超过30个ASIC项目。Don从1991开始使用自顶向下的设计方法（综合设计编译器1.2）。Don在几个公司开发并实施了自顶向下的ASIC设计流程。他精通工具整合和流程自动化。Don作为SystemVerilog和Verilog内部咨询师服务于美国微芯技术公司。Don是IEEE Verilog和SystemVerilog委员会的成员，该委员会致力于Verilog和SystemVerilog语言的发布和完善。Don是多篇文章的作者或合著者，例如《SystemVerilog Assertions are for Design Engineers Too!》及《RTLCoding Styles that Yield Simulation and Synthesis Mismatches》。