Verilog數字VLSI設計教程 pdf epub mobi txt 電子書 下載2025

想要找書就要到 小美書屋

立刻按 ctrl+D收藏本頁

你會得到大驚喜!!

《Verilog數字VLSI設計教程》分成多個課程段，講授數字IC設計中常用技能與技術、工程設計中通常遇到的具體設計調試方法。其中包括數字IC設計流程中會遇到的諸多典型實例（計數器類型與結構、數據存儲與Verilog陣列、狀態機、FIFO等）以及典型問題（上升-下降延遲、串並轉換、時序檢查等），尤其是IC設計中PLL設計應用、時序仿真中的延遲反標注、DFT、設計驗證等IC工程設計中的實用技術。通過給齣設計實例，講解此類問題的解決方案。《Verilog數字VLSI設計教程》重在提高工程實踐能力，讀者對象為有一定硬件設計經驗和數字電路基礎的工程師以及掌握Verilog基本語法和數字設計基礎知識的本科生。該書給齣多個各自獨立的單元，分彆針對某個具體設計實例或設計中需要解決的問題展開詳細討論。自學的讀者可以根據工作或學習的實際需要重點學習某些單元。作為培訓教程，培訓師可根據客戶需求從眾多練習中精選一部分開設專題講座。

第0章 概述/1 0.1 課程描述/1 0.2 如何使用本書/1 0.3 參考文獻/3 0.4 推薦的互動Verilog教程/5第1章 Verilog入門/6 1.1 練習1/6 1.2 Verilog矢量/16 1.3 練習2：操作數/18 1.4 小結/19 閱讀Palnitkar (2003) (可選)/21第2章 Verilog基礎知識1/22 2.1 更多的語言結構/22 2.2 練習3：參數和轉換/28 2.3 過程控製/30 2.4 練習4：非阻塞控製/35 閱讀Palnitkar (2003) (可選)/39第3章 Verilog基礎知識2/40 3.1 綫型，仿真和掃描/40 3.2 練習5：簡單的掃描/48 閱讀Palnitkar (2003) (可選)/53第4章 鎖相環和串行/解串器入門/54 4.1 鎖相環和串行/解串器工程/54 4.2 練習6：PLL時鍾/62第5章 存儲與數組/71 5.1 數據存儲與Verilog數組/71 5.2 練習7：存儲器/80 閱讀Palnitkar (2003) (可選)/83第6章 計數器/84 6.1 計數器的類型與結構/84 6.2 練習8：計數器/89 閱讀Palnitkar (2003) (可選)/92第7章 強度和競爭/93 7.1 競爭和操作符的優先級/93 7.2 數字基礎：三態緩衝和解碼器/99 7.3 練習9：強度和競爭/100 7.4 接著討論PLL和串行/解串器/105 7.5 練習10：PLL行為級鎖定/114 閱讀Palnitkar (2003) (可選)/116第8章 狀態機和FIFO/117 8.1 狀態機和FIFO設計/117 8.2 練習11：FIFO /130 閱讀Palnitkar (2003) (可選)/133第9章 事件/134 9.1 上升-下降延遲和事件計劃/134 9.2 練習12：計劃/141 閱讀Palnitkar (2003) (可選)/145第10章 內建器件/146 10.1 內建的門及綫型/146 10.2 練習13：網錶/151 閱讀Palnitkar (2003) (可選)/153第11章 順序控製和並發/154 11.1 順序控製和並發/154 11.2 練習14：並行/163 閱讀Palnitkar (2003) (可選)/165第12章 層次和generate/166 12.1 層次命名和generate塊/166 12.2 練習15：generate/175 閱讀Palnitkar (2003) (可選)/179第13章 函數、任務和串並轉換/180 13.1 串並轉換/180 13.2 練習前預習：解串器/182 13.3 練習16：串並轉換/185第14章 UDP和開關級模型/189 14.1 用戶定義原語、時序參數和開關級模型/189 14.2 練習17：元件/196 閱讀Palnitkar (2003) (可選)/200第15章 參數和層次/201 15.1 參數的類型與模塊連接/201 15.2 練習18：連綫/203 15.3 層次命名和設計劃分/207 15.4 練習19：層次/211第16章 配置和時序/214 16.1 Verilog的配置/214 16.2 時序弧和specify延遲/215 16.3 練習20：時序/221 閱讀Palnitkar (2003) (可選)/224第17章 時序檢查和斷言/225 17.1 時序檢查和脈衝控製/225 17.2 練習21：時序檢查/233 閱讀Palnitkar (2003) (可選)/236第18章 解串器和升級PLL/237 18.1 串行序列解串器/237 18.2 重新設計PLL/238 18.3 練習22：串行序列解串器/245第19章 升級解串器/256 19.1 並行解串器/256 19.2 練習23：解串器/258第20章 完成串行/解串器/273 20.1 串行器和串行/解串器/273 20.2 練習24：串行/解串器/274第21章 可測性設計和全雙工串行/解串器/283 21.1 可測性設計/283 21.2 練習25：掃描和BIST/289 21.3 全雙工串行/解串器的DFT/295 21.4 練習26：測試SerDes/296第22章 SDF/304 22.1 SDF反標/304 22.2 練習27：SDF/305第23章 Verilog語言總結/309 23.1 Verilog語言總結/309 23.2 課後練習（繼續完成練習23及以後的練習）/313 閱讀Palnitkar (2003) (可選)/313第24章 深亞微米的問題及其驗證/314 24.1 深亞微米的問題及其驗證/314 24.2 課後練習（繼續完成練習23及以後的練習）/319 閱讀Palnitkar (2003) (可選)/319
· · · · · · (收起)