Verilog数字VLSI设计教程 pdf epub mobi txt 电子书下载 2024

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[美国] 威廉斯

电子工业

2010-7

318

45.00元

9787121109911

图书标签: 简体中文中国 2010

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发表于2024-11-13

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图书描述

《Verilog数字VLSI设计教程》分成多个课程段，讲授数字IC设计中常用技能与技术、工程设计中通常遇到的具体设计调试方法。其中包括数字IC设计流程中会遇到的诸多典型实例（计数器类型与结构、数据存储与Verilog阵列、状态机、FIFO等）以及典型问题（上升-下降延迟、串并转换、时序检查等），尤其是IC设计中PLL设计应用、时序仿真中的延迟反标注、DFT、设计验证等IC工程设计中的实用技术。通过给出设计实例，讲解此类问题的解决方案。《Verilog数字VLSI设计教程》重在提高工程实践能力，读者对象为有一定硬件设计经验和数字电路基础的工程师以及掌握Verilog基本语法和数字设计基础知识的本科生。该书给出多个各自独立的单元，分别针对某个具体设计实例或设计中需要解决的问题展开详细讨论。自学的读者可以根据工作或学习的实际需要重点学习某些单元。作为培训教程，培训师可根据客户需求从众多练习中精选一部分开设专题讲座。

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著者简介

图书目录

第0章概述/1 0.1 课程描述/1 0.2 如何使用本书/1 0.3 参考文献/3 0.4 推荐的互动Verilog教程/5第1章 Verilog入门/6 1.1 练习1/6 1.2 Verilog矢量/16 1.3 练习2：操作数/18 1.4 小结/19 阅读Palnitkar (2003) (可选)/21第2章 Verilog基础知识1/22 2.1 更多的语言结构/22 2.2 练习3：参数和转换/28 2.3 过程控制/30 2.4 练习4：非阻塞控制/35 阅读Palnitkar (2003) (可选)/39第3章 Verilog基础知识2/40 3.1 线型，仿真和扫描/40 3.2 练习5：简单的扫描/48 阅读Palnitkar (2003) (可选)/53第4章锁相环和串行/解串器入门/54 4.1 锁相环和串行/解串器工程/54 4.2 练习6：PLL时钟/62第5章存储与数组/71 5.1 数据存储与Verilog数组/71 5.2 练习7：存储器/80 阅读Palnitkar (2003) (可选)/83第6章计数器/84 6.1 计数器的类型与结构/84 6.2 练习8：计数器/89 阅读Palnitkar (2003) (可选)/92第7章强度和竞争/93 7.1 竞争和操作符的优先级/93 7.2 数字基础：三态缓冲和解码器/99 7.3 练习9：强度和竞争/100 7.4 接着讨论PLL和串行/解串器/105 7.5 练习10：PLL行为级锁定/114 阅读Palnitkar (2003) (可选)/116第8章状态机和FIFO/117 8.1 状态机和FIFO设计/117 8.2 练习11：FIFO /130 阅读Palnitkar (2003) (可选)/133第9章事件/134 9.1 上升-下降延迟和事件计划/134 9.2 练习12：计划/141 阅读Palnitkar (2003) (可选)/145第10章内建器件/146 10.1 内建的门及线型/146 10.2 练习13：网表/151 阅读Palnitkar (2003) (可选)/153第11章顺序控制和并发/154 11.1 顺序控制和并发/154 11.2 练习14：并行/163 阅读Palnitkar (2003) (可选)/165第12章层次和generate/166 12.1 层次命名和generate块/166 12.2 练习15：generate/175 阅读Palnitkar (2003) (可选)/179第13章函数、任务和串并转换/180 13.1 串并转换/180 13.2 练习前预习：解串器/182 13.3 练习16：串并转换/185第14章 UDP和开关级模型/189 14.1 用户定义原语、时序参数和开关级模型/189 14.2 练习17：元件/196 阅读Palnitkar (2003) (可选)/200第15章参数和层次/201 15.1 参数的类型与模块连接/201 15.2 练习18：连线/203 15.3 层次命名和设计划分/207 15.4 练习19：层次/211第16章配置和时序/214 16.1 Verilog的配置/214 16.2 时序弧和specify延迟/215 16.3 练习20：时序/221 阅读Palnitkar (2003) (可选)/224第17章时序检查和断言/225 17.1 时序检查和脉冲控制/225 17.2 练习21：时序检查/233 阅读Palnitkar (2003) (可选)/236第18章解串器和升级PLL/237 18.1 串行序列解串器/237 18.2 重新设计PLL/238 18.3 练习22：串行序列解串器/245第19章升级解串器/256 19.1 并行解串器/256 19.2 练习23：解串器/258第20章完成串行/解串器/273 20.1 串行器和串行/解串器/273 20.2 练习24：串行/解串器/274第21章可测性设计和全双工串行/解串器/283 21.1 可测性设计/283 21.2 练习25：扫描和BIST/289 21.3 全双工串行/解串器的DFT/295 21.4 练习26：测试SerDes/296第22章 SDF/304 22.1 SDF反标/304 22.2 练习27：SDF/305第23章 Verilog语言总结/309 23.1 Verilog语言总结/309 23.2 课后练习（继续完成练习23及以后的练习）/313 阅读Palnitkar (2003) (可选)/313第24章深亚微米的问题及其验证/314 24.1 深亚微米的问题及其验证/314 24.2 课后练习（继续完成练习23及以后的练习）/319 阅读Palnitkar (2003) (可选)/319
· · · · · · (收起)

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