麵嚮數字係統綜閤的Verilog編碼風格 pdf epub mobi txt 電子書 下載2025

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《麵嚮數字係統綜閤的Verilog編碼風格》的不同之處在於其重點介紹的並不是語法本身，而是以電路綜閤為目標，通過大量實例來說明具有不同特點的可綜閤的編碼風格。全書共分17章，覆蓋瞭Verilog基本語法、仿真測試、麵嚮FPGA和標準單元的邏輯綜閤、可綜閤的代碼風格和VLSI設計方法學等關鍵內容，最後還簡要描述瞭混閤技術的設計。

Verilog HDL是當今國際上一種主流的標準化硬件描述語言，目前已齣版有多本詳細介紹該語言語法和結構的教材。

第1章 概論 參考文獻第2章 基本語法結構 2.1 預備知識 2.1.1 標識符 2.1.2 運算符 2.1.3 值 2.1.4 錶達式 2.2 數據類型 2.2.1 連綫型 2.2.2 寄存器型 2.2.3 整型 2.2.4 實型 2.2.5 時間 2.2.6 事件 2.2.7 位矢量 2.2.8 拼接和復製 2.2.9 數組 2.2.10 參數 2.2.11 編譯預處理指令 2.3 模塊 2.3.1 端口連接規則 2.3.2 端口列錶 2.3.3 層級名 2.4 結論 練習 參考文獻第3章 結構和行為描述 3.1 概述 3.2 基本門 3.2.1 采用基本門組成的結構化模塊 3.2.2 用戶自定義元件 3.3 建模層次 3.4 編碼風格 3.5 可綜閤的運算符 3.6 連續賦值語句 練習 參考文獻第4章 仿真 4.1 仿真器的種類 4.2 VCS仿真器的使用 4.3 測試平颱(testbenches) 4.4 調試 練習第5章 過程描述 5.1 always塊 5.1.1 塊語句 5.1.2 多周期執行的always塊 5.2 函數和任務 5.3 阻塞型和非阻塞型賦值 5.4 控製結構 5.4.1 IF語句 5.4.2 循環語句 5.4.3 舉例 5.5 條件結構的綜閤 5.6 舉例——組閤邏輯模塊 5.7 觸發器與鎖存器 5.8 存儲器 5.9 總結 練習 參考文獻第6章 單個模塊的設計方法 6.1 概述 6.2 基本設計方法 6.3 設計規格 6.4 構建設計 6.5 設計實例1——一個簡單的減法計數器 6.5.1 設計規格 6.5.2 確定控製策略 6.5.3 確定RTL級結構 6.5.4 用Verilog描述設計 6.5.5 驗證設計的正確性 6.6 設計實例2——無符號並一串乘法器 6.6.1 確定控製策略 6.6.2 確定RTL結構 6.6.3 用verilog描述設計 6.7 定義觸發器的另一種方法 6.8 普遍存在的問題以及解決方法 6.8.1 額外鎖存器 6.8.2 不完整的同步定義(敏感列錶) 6.8.3 綫或邏輯的無意識産生 6.8.4 循環結構的不正確使用 6.9 調試方法 6.10 總結 練習第7章 單個模塊的驗證 7.1 概述 7.2 測試嚮量源 7.3 測試平颱的編寫方法 7.3.1 絕對時間和相對時間 7.3.2 讀取測試嚮量文件 7.4 綜閤後驗證 7.5 形式驗證 7.5.1 等價性檢測 7.5.2 模型檢測 7.6 係統級驗證 7.7 總結 練習第8章 有限狀態機風格 8.1 概述 8.2 狀態機的綜閤 8.2.1 經典模型 8.2.2 直接描述風格 8.2.3 間接描述風格 8.3 舉例 練習 參考文獻第9章 控製點編碼風格 9.1 概述 9.2 參數化模塊的例化 9.3 控製點描述風格 9.4 使用廠傢的單元 9.5 結論 練習 參考文獻第10章 復雜度管理——大型設計 10.1 上層設計的步驟 10.2 設計劃分 10.3 控製器設計風格 10.4 直接編碼風格舉例——運動估計器 10.5 間接描述方式舉例——高速緩衝存儲器Cache 10.6 另一個間接方式描述舉例——MIPS200 10.6.1 MIPS200測試 10.6.2 對MIPS200 testbench的說明 10.6.3 MIPS的R]rL和控製點描述 10.7 總結 練習 參考文獻第11章 時序、麵積及功耗的優化 11.1 概述 11.2 設計中的時序問題 11.2.1 延時計算 11.2.2 邊沿觸發器的時序設計 11.2.3 鎖存器的時序設計 11.2.4 時序意識的設計 11.3 低功耗設計 11.3.1 CMOS電路中的功耗 11.3.2 針對低功耗的設計技術 11.3.3 低功耗設計中的CAD工具 11.4 設計中的麵積問題 11.5 總結 練習 參考文獻第12章 設計編譯 12.1 概述 12.2 運行實例——鬧鍾 12.3 建立 12.4 調用綜閤 練習 參考文獻第13章 麵嚮標準單元的綜閤 13.1 概述 13.2 綜閤流程 13.3 總結 練習 參考文獻第14章 麵嚮FPGA的綜閤 14.1 以現場可編程門陣列(FPGA)作為目標工藝 14.2 Altera工具的使用 14.3 Xilinx工具的使用 14.4 存儲器陣列的實現 14.4.1 用查找錶作為存儲器(例如Xilinx) 14.4.2 用內嵌陣列塊作為存儲器(例如Altera) 14.5 用內嵌陣列作為ROM 14.6 FPGA報告 14.7 門級仿真 14.7.1 一些常見的疑惑 14.7.2 下載應用設計 14.8 總結 練習 參考文獻第15章 門級仿真與測試 15.1 ad.hoc測試技術 15.2 綜閤中的掃描插入 15.3 內建自測試 練習 參考文獻第16章 其他編碼風格 16.1 概述 16.2 行為編譯器風格 16.2.1 布斯乘法器 16.2.2 行為編譯器——總結 16.3 自定時風格 16.4 封裝風格 16.5 未來HDL的發展 練習 參考文獻第17章 混閤設計技術 17.1 概述 17.2 數字／模擬 17.3 硬件／軟件 17.3.1 大規模硬件設計的仿真 17.3.2 軟／硬件協同設計 17.3.3 嵌入核的設計 17.3.4 SOC(System-On-a-Chip)的設計語言 17.4舉例 參考文獻附錄 Venlog設計實例
· · · · · · (收起)