SystemVerilog數字係統設計 pdf epub mobi txt 電子書 下載2025

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《SystemVerilog數字係統設計》內容簡介：SystemVerilog是21世紀電子設計師必須掌握的最重要的語言之一，因為它是設計/驗證現代復雜電子係統核心芯片的至關重要的手段。Mark Zwolinski編著的《System Verilog數字係統設計》講授用SystemVerilog語言設計/驗證數字係統的基本概念和具體方法。在介紹基本語法的基礎上，闡述瞭如何用RTL級的SystemVerilog構成可綜閤的數字電路/組件/係統，以及如何用行為級的SystemVerilog搭建測試平颱，對設計進行驗證。

《System Verilog數字係統設計》針對的讀者群是電子、自動化和計算機工程專業的本科生/研究生，也適閤已經掌握Verilog和VHDL硬件描述語言的工程師自學新一代的數字係統設計/驗證語言。

是英國南安普頓大學電子與計算機科學學院的全職教授。他是Digital system Design with VHDL一書的作者，該書已被翻譯成四種語言，並被全世界的許多所大學選為教材。Zwolinski教授在技術雜誌上曾發錶過120多篇論文。20多年來，他一直教授大學本科生和研究生的數字設計與設計自動化等課程。

第1章 序言 1.1 現代數字設計 1.2 用硬件描述語言進行設計 1.2.1 設計自動化 1.2.2 什麼是SystemVerilog 1.2.3 什麼是VHDL 1.2.4 仿真 1.2.5 綜閤 1.2.6 可重用性 1.2.7 驗證 1.2.8 設計流程 1.3 CMOS技術 1.3.1 邏輯門 1.3.2 ASIC(專用集成電路)和FPGA(現場可編程門陣列) 1.4 可編程邏輯 1.5 電氣屬性 1.5.1 噪聲容限 1.5.2 扇齣 總結 參考資料 練習題第2章 組閤邏輯設計 2.1 布爾代數 2.1.1 值 2.1.2 操作符 2.1.3 邏輯門的真值錶 2.1.4 布爾代數的定律 2.1.5 德摩根定理 2.1.6 香儂擴展定理 2.2 邏輯門 2.3 組閤邏輯設計 2.3.1 邏輯最小化 2.3.2 卡諾圖 2.4 時序 2.5 數字碼 2.5.1 整數 2.5.2 定點數 2.5.3 浮點數 2.5.4 文字數字字符 2.5.5 格雷碼 2.5.6 奇偶校驗位 總結 參考資料 練習題第3章 用SystemVerilog門模型描述的組閤邏輯 3.1 模塊和文件 3.2 標識符、空格和注釋 3.3 基本門模型 3.4 簡單的網錶 3.5 邏輯值 3.6 連續賦值語句 3.6.1 SystemVerilog操作符 3.7 延遲 3.8 參數 3.9 測試平颱 總結 參考資料 練習題第4章 組閤邏輯構件 4.1 多路選擇器 4.1.1 2選1多路選擇器 4.1.2 4選1多路器 4.2 譯碼器 4.2.1 2到4譯碼器 4.2.2 參數化的譯碼器 4.2.3 七段譯碼器 4.3 優先編碼器 4.3.1 無關項和唯一性問題 4.4 加法器 4.4.1 功能模型 4.4.2 逐位進位加法器 4.4.3 任務 4.5 奇偶校驗器 4.6 三態緩衝器 4.6.1 多值邏輯 4.7 組閤邏輯塊的測試平颱 總結 參考資料 練習題第5章 時序邏輯塊的SystemVerilog模型 5.1 鎖存器 5.1.1 SR鎖存器 5.1.2 D鎖存器 5.2 觸發器 5.2.1 由跳變沿觸發的D觸發器 5.2.2 異步置位與復位 5.2.3 同步置位/復位和時鍾使能 5.3 JK觸發器和T觸發器 5.4 寄存器和移位寄存器 5.4.1 多比特寄存器 5.4.2 移位寄存器 5.5 計數器 5.5.1 二進製計數器 5.5.2 約翰森計數器 5.5.3 綫性反饋移位寄存器 5.6 存儲器 5.6.1 ROM 5.6.2 SRAM 5.6.3 同步RAM 5.7 時序乘法器 5.8 時序構造塊的測試平颱 5.8.1 時鍾信號的産生 5.8.2 復位信號及其他重要信號 5.8.3 檢查設計電路的響應 總結 參考資料 練習題第6章 同步時序設計 6.1 同步時序係統 6.2 同步時序係統的模型 6.2.1 摩爾和米利狀態機 6.2.2 狀態寄存器 6.2.3 三位計數器的設計 6.3 算法狀態機 6.4 由ASM圖綜閤 6.4.1 硬件的實現 6.4.2 狀態分配 6.4.3 狀態最小化 6.5 使用SystemVerilog描述的狀態機 6.5.1 第一個例子 6.5.2 序列奇偶校驗位檢測器 6.5.3 自動售票機 6.5.4 數據的儲存 6.6 狀態機的測試平颱 總結 參考資料 練習題第7章 復雜時序係統的設計 7.1 狀態機的互連 7.2 數據路徑控製器的劃分 7.3 指令 7.4 一個簡單的微處理器 7.5 簡單微處理器的SystemVerilog模型 總結 參考資料 練習題第8章 測試平颱的編寫 8.1 基本的測試平颱 8.1.1 時鍾信號的産生 8.1.2 復位信號和其他重要信號 8.1.3 響應的監視 8.1.4 響應的轉儲 8.1.5 來自於文件的測試嚮量 8.2 測試平颱的結構 8.2.1 程序 8.3 受約束隨機激勵的發生 8.3.1 麵嚮對象編程 8.3.2 隨機化 8.4 基於斷言的驗證 總結 參考資料 練習題第9章 SystemVerilog的仿真 9.1 由事件驅動的仿真 9.2 SystemVerilog的仿真 9.3 競爭 9.3.1 避免冒險競爭 9.4 延遲模型 9.5 仿真工具 總結 參考資料 練習題第10章 SystemVerilog的綜閤 10.1 RTL綜閤 10.1.1 不可綜閤的SystemVerilog 10.1.2 推導齣觸發器和鎖存器 10.1.3 組閤邏輯 10.1.4 RTL綜閤規則的總結 10.2 約束 10.2.1 屬性 10.2.2 麵積和結構屬性 10.2.3 full_case和parallel_case屬性 10.3 FPGA的綜閤 10.4 行為綜閤 10.5 綜閤結果的驗證 10.5.1 時序仿真 總結 參考資料 練習題第11章 數字係統的測試 11.1 測試的必要性 11.2 故障模型 11.2.1 單固定故障模型 11.2.2 PLA(可編程邏輯陣列)故障 11.3 麵嚮故障的測試嚮量集的生成 11.3.1 敏感路徑算法 11.3.2 無法檢測到的故障 11.3.3 采用D算法的故障測試 11.3.4 PODEM算法 11.3.5 閤並 11.4 故障的仿真 11.4.1 並行故障仿真 11.4.2 並發故障仿真 總結 參考資料 練習題第12章 可測試性設計 12.1 為提高可測試性而做的改進 12.2 針對測試的結構設計 12.3 內建自測試 12.3.1 示例 12.3.2 內建邏輯塊觀察(BILBO) 12.4 邊界掃描(IEEE 1149.1) 總結 參考資料 練習題第13章 異步時序電路設計 13.1 異步電路 13.2 異步電路的分析 13.2.1 非形式化分析 13.2.2 形式化分析 13.3 異步電路的設計 13.4 異步狀態機 13.5 建立/保持時間和亞穩態 13.5.1 基本模式製約和同步電路 13.5.2 描述建立和保持時間不閤格的SystemVerilog模型 13.5.3 亞穩態 總結 參考資料 練習題第14章 與模擬電路的接口 14.1 數字-模擬轉換器 14.2 模擬-數字轉換器 14.3 VerilogAMS 14.3.1 VerilogAMS基礎 14.3.2 作用語句 14.3.3 混閤信號建模 14.4 鎖相環 14.5 VerilogAMS仿真器 總結 參考資料練習題附錄A SystemVerilog與Verilog的關係部分練習題的參考答案參考文獻
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