第1章 FPGA/CPLD簡介 1 1.1 可編程邏輯設計技術簡介 1 1.1.1 可編程邏輯器件發展簡史 1 1.1.2 可編程邏輯器件分類 2 1.2 FPGA/CPLD的基本結構 3 1.2.1 FPGA的基本結構 3 1.2.2 CPLD的基本結構 7 1.2.3 FPGA和CPLD的比較 9 1.3 FPGA/CPLD的設計流程 10 1.4 FPGA/CPLD的常用開發工具 14 1.5 下一代可編程邏輯設計技術展望 18 1.5.1 下一代可編程邏輯器件硬件上的四大發展趨勢 18 1.5.2 下一代EDA軟件設計方法發展趨勢 24 1.6 小結 27 1.7 問題與思考 28第2章 Altera FPGA/CPLD的結構 29 2.1 Altera高密度FPGA 29 2.1.1 主流高端FPGA——Stratix IV E/GX/GT 29 2.1.2 內嵌10Gbit/s高速串行收發器的FPGA——Stratix IV GT 50 2.1.3 內嵌高速串行收發器的中端FPGA——ArriaII GX 54 2.2 Altera低成本FPGA 54 2.3 Altera的CPLD器件 60 2.4 小結 63 2.5 問題與思考 63第3章 Altera Quartus II開發流程 64 3.1 Quartus II軟件綜述 64 3.1.1 Quartus II軟件的特點及支持的器件 64 3.1.2 Quartus II軟件的工具及功能簡介 65 3.1.3 Quartus II軟件的用戶界麵 67 3.2 設計輸入 70 3.2.1 設計輸入方式 72 3.2.2 設計規劃 73 3.2.3 設計輸入文件實例 74 3.2.4 設計約束 75 3.3 綜閤 80 3.3.1 使用Quartus II軟件集成綜閤 80 3.3.2 控製綜閤 81 3.3.3 綜閤實例 85 3.3.4 第三方綜閤工具 87 3.4 布局布綫 87 3.4.1 設置布局布綫參數 87 3.4.2 布局布綫實例 91 3.4.3 增量布局布綫 92 3.4.4 反標保留分配 92 3.5 仿真 93 3.5.1 指定仿?器設置 94 3.5.2 建立矢量源文件 95 3.5.3 仿真實例 98 3.5.4 第三方仿真工具 101 3.6 編程與配置 101 3.6.1 建立編程文件 101 3.6.2 器件編程和配置 103 3.7 小結 105 3.8 問題與思考 105第4章 Altera的IP工具 106 4.1 IP的概念和Altera的IP 106 4.1.1 IP的概念 106 4.1.2 Altera可提供的IP 107 4.1.3 Altera IP在設計中的作用 109 4.2 使用Altera的基本宏功能 110 4.2.1 定製基本宏功能 111 4.2.2 實現基本宏功能 115 4.2.3 設計實例 118 4.3 使用Altera的IP核 121 4.3.1 定製IP核 121 4.3.2 實現IP核 125 4.3.3 設計實例 126 4.4 小結 127 4.5 問題與思考 127第5章 Quartus II的常用輔助設計工具 128 5.1 I/O分配驗證 128 5.1.1 I/O分配驗證功能簡介 129 5.1.2 I/O分配驗證流程 129 5.1.3 用於I/O分配驗證的輸入 132 5.1.4 運行I/O分配驗證 133 5.2 功率分析 135 5.2.1 Excel-based功率計算器 135 5.2.2 Simulation-based功率估算 137 5.3 RTL閱讀器 138 5.3.1 RTL閱讀器簡介 138 5.3.2 RTL閱讀器用戶界麵 139 5.3.3 原理圖的分頁和模塊層次的切換 140 5.3.4 過濾原理圖 141 5.3.5 將原理圖中的節點定位到源設計文件 143 5.3.6 在原理圖中查找節點或網綫 143 5.3.7 使用RTL閱讀器分析設計中的問題 144 5.4 SignalProbe及SignalTap II邏輯分析器 144 5.4.1 SignalProbe 144 5.4.2 SignalTap II邏輯分析器 147 5.5 時序收斂平麵布局規劃器(Timing Closure Floorplan) 153 5.5.1 使用Timing Closure Floorplan分析設計 154 5.5.2 使用Timing Closure Floorplan優化設? 160 5.6 Chip Editor底層編輯器 160 5.6.1 Chip Editor功能簡介 160 5.6.2 使用Chip Editor的設計流程 161 5.6.3 Chip Editor視圖 162 5.6.4 資源特性編輯器 164 5.6.5 Chip Editor的一般應用 168 5.7 工程更改管理(ECO) 168 5.7.1 ECO簡介 169 5.7.2 ECO的應用範圍 169 5.7.3 ECO的操作流程 170 5.7.4 使用Change Manager查看和管理更改 171 5.7.5 ECO驗證 172 5.8 小結 172 5.9 問題與思考 172第6章 編程與配置 173 6.1 配置Altera FPGA 173 6.1.1 配置方式 173 6.1.2 主動串行(AS) 179 6.1.3 被動串行(PS) 182 6.1.4 快速被動並行(FPP) 184 6.1.5 被動並行異步(PPA) 185 6.1.6 JTAG配置方式 187 6.1.7 ByteBlaster II下載電纜 188 6.1.8 配置芯片 190 6.2 配置文件和軟件支持 190 6.2.1 軟件支持 190 6.2.2 配置文件 192 6.3 單闆設計及調試注意事項 195 6.3.1 配置的可靠性 196 6.3.2 單闆設計要點 196 6.3.3 調試建議 197 6.4 小結 199 6.5 問題與思考 199第7章 第三方EDA工具 200 7.1 第三方EDA工具綜述 200 7.1.1 NativeLink與WYSIWYG 200 7.1.2 3種EDA工具的使用流程 201 7.1.3 Quartus II支持的第三方工具 201 7.2 仿真的概念與ModelSim仿真工具 203 7.2.1 仿真簡介 203 7.2.2 仿真的切入點 204 7.2.3 ModelSim仿真工具的不同版本 206 7.2.4 ModelSim的圖形用戶界麵 206 7.2.5 ModelSim的基本仿真步驟 217 7.2.6 使用ModelSim進行功能仿真 222 7.2.7 使用ModelSim進行時序仿真 226 7.2.8 ModelSim仿真工具高級應用 228 7.3 綜閤的概念與Synplify/Synplify Pro綜閤工具 238 7.3.1 Synplify/Synplify Pro的功能與特點 238 7.3.2 Synplify Pro的用戶界麵 244 7.3.3 Synplify Pro綜閤流程 247 7.3.4 Synplify Pro的其他綜閤技巧 268 7.4 小結 280 7.5 問題與思考 280
· · · · · · (收起)