譯者序原書序第1章 物理工藝對體係結構的影響1 1.1 引言1 1.2 CMOS工藝下處理器體係結構的實現3 1.3 高性能微處理器周期時間的選擇12 1.4 PA8000、21164和21264處理器的比較13 1.5 互連電阻的趨勢14 1.6 功耗趨勢15 1.7 高級封裝19 1.8 小結20 參考文獻21第2章 CMOS器件尺寸縮小和亞0.25μm係統中的問題22 2.1 MOSFET縮小理論22 2.2 0.25μm以下工藝中CMOS的縮小問題26 2.3 互連RC延遲33 2.4 低溫CMOS35 參考文獻38第3章 泄漏功耗降低技術39 3.1 引言39 3.2 晶體管泄漏電流組成成分40 3.3 電路亞閾值泄漏電流44 3.4 泄漏控製技術47 參考文獻53第4章 低電壓技術55 4.1 低電壓低閾值電路設計55 4.2 電源關斷方案58 4.3 襯底偏置控製的Vth59 4.4 處理器設計舉例67 4.5 小結70 參考文獻71第5章 SOI工藝與電路73 5.1 引言73 5.2 PDSOI與FD SOI的器件設計考慮73 5.3 器件結果75 5.4 PD-SOI CMOS 數字電路79 5.5 低功耗SOI87 5.6 小結88 參考文獻89第6章 器件和互連綫的工藝參數變動模型90 6.1 引言——變動來源90 6.2 概述——統計描述91 6.3 工藝參數變動綜述93 6.4 刻畫和處理參數變動的方法96 6.5 在互連影響分析問題上的應用100 6.6 小結105 參考文獻105第7章 高速VLSI算術單元：加法器和乘法器107 7.1 高速加法：算法和VLSI實現107 7.2 乘法120 7.3 小結128 參考文獻128第8章 鍾控存儲單元131 8.1 時鍾策略概述131 8.2 時鍾信號的非理想特性132 8.3 基本鎖存器對134 8.4 基本觸發器135 8.5 魯棒性設計準則1137 8.6 時序邏輯的時序特性139 8.7 鎖存器對和觸發器的比較144 8.8 高性能鍾控存儲單元145 8.9 魯棒性設計準則2151 8.10 鍾控存儲單元的性能指標153 8.11 動態電路的鎖存單元 154 8.12 建議和小結156 參考文獻157第9章 時鍾分配158 9.1 引言158 9.2 目標162 9.3 實現165 9.4 時鍾驅動器版圖170 9.5 變動173 9.6 小結176 參考文獻176第10章 寄存器文件和緩衝存儲器179 10.1 基本結構179 10.2 基本SRAM單元的設計和操作184 10.3 地址路徑的設計192 10.4 讀路徑設計194 10.5 寫路徑設計198 10.6 冗餘199 10.7 可靠性問題200 參考文獻201第11章 分析片上互連效應202 11.1 引言202 11.2 簡化的互連綫分析205 11.3 模型降階209 11.4 驅動器模型216 11.5 小結221 參考文獻221第12章 互連驅動技術223 12.1 工藝尺寸縮小趨勢223 12.2 與電容效應有關的問題和解決辦法230 12.3 與電感效應有關的問題和解決辦法234 12.4 與電阻效應有關的問題和解決辦法241 12.5 長距離布綫的問題和解決辦法241 12.6 小結245 參考文獻246第13章 I/O和ESD電路設計247 13.1 引言247 13.2 供電的考慮因素247 13.3 片外驅動電路的邊沿速率控製249 13.4 混閤電壓I/O251 13.5 阻抗匹配254 13.6 預補償驅動器254 13.7 輸入接收器255 13.8 ESD威脅256 13.9 ESD模型256 13.10 ESD保護網絡的電路拓撲258 13.11 ESD保護設計元件和方法259 13.12 電源鉗位263 13.13 CDM的考慮因素264 參考文獻265第14章 高速芯片間的信號傳輸267 14.1 傳輸綫268 14.2 信號鏈路的性能指標272 14.3 發送器275 14.4 接收器281 14.5 時鍾信號生成284 14.6 未來趨勢289 14.7 小結293 參考文獻294第15章 計算機輔助設計工具概述297 15.1 引言297 15.2 微體係結構設計和電路可行性研究工具298 15.3 RTL模型設計工具299 15.4 RTL數據通路/存儲器設計工具301 15.5 控製邏輯設計工具303 15.6 芯片裝配和總體綫網布綫304 15.7 芯片級版圖、電路以及時序驗證304 15.8 測試模式生成306 15.9 結論307 參考文獻307第16章 時序驗證308 16.1 引言308 16.2 時序驗證的目標和分析308 16.3 高速設計和時序驗證中的關鍵因素312 16.4 非存儲器定製模塊的時序驗證317 16.5 存儲器模塊的時序驗證319 16.6 設計流程和全芯片時序驗證321 16.7 未來的挑戰324 參考文獻325第17章 供電網絡的設計與分析326 17.1 引言326 17.2 供電網絡設計327 17.3 供電網格分析337 17.4 供電網格建模340 17.5 小結346 參考文獻346第18章 高性能處理器測試349 18.1 引言349 18.2 測試的基本概念349 18.3 可測試性設計355 18.4 小結369 參考文獻369
· · · · · · (收起)