VHDL編程實例 pdf epub mobi txt 電子書 下載2025

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《VHDL編程實例(第4版)》從實用的角度齣發，用講解實例的方法，由淺入深地嚮讀者依次介紹瞭VHDL的基本概念、建模的過程、預定義屬性和配置等基本內容，並詳細地介紹瞭設計描述、邏輯綜閤、RTL仿真、布局布綫、VITAL仿真，以及係統硬件調試這樣一個完整的VHDL設計過程。這樣做目的是希望讀者在完成《VHDL編程實例(第4版)》的各個例題後，基本能夠掌握基於VHDL的數字係統設計方法，使其數字係統的設計能力上升到一個新的水平。《VHDL編程實例(第4版)》適閤作為高等院校電子及計算機類專業，或相關專業高年級學生或研究生的教材，也可作為工程技術人員的參考用書。

作者：[美]佩裏(Douglas L.Perry) 譯者：楊承恩 譚剋俊 顔德文

第1章 VHDL介紹
1.1 VHDL術語
1.2 在VHDL中描述硬件
1.3 Entity實體
1.3.1 結構體
1.3.2 並行信號賦值
1.3.3 事件安排
1.3.4 語句並行性
1.3.5 結構設計
1.3.6 順序行為
1.3.7 進程語句
1.3.8 進程聲明區域
1.3.9 進程語句部分
1.3.10 進程的執行
1.3.11 順序語句
1.3.12 結構體選擇
1.3.13 配置語句
1.3.14 配置的作用
本章小結
第2章 行為建模
2.1 行為建模入門
2.2 傳輸延遲與慣性延遲
2.2.1 慣性延遲
2.2.2 傳輸延遲
2.2.3 慣性延遲模型
2.2.4 傳輸延遲模型
2.3 仿真delta
2.4 驅動器
2.4.1 驅動器的創建
2.4.2 壞的多驅動模型
2.5 類屬
2.6 塊語句
2.6.1 塊的構成
2.6.2 塊的保護
本章小結
第3章 順序進程
3.1 進程語句
3.1.1 敏感列錶
3.1.2 進程舉例
3.2 信號賦值與變量賦值
3.2.1 不正確的mux例子
3.2.2 正確的mux例子
3.3 順序語句
3.4 IF語句
3.5 CASE語句
3.6 LOOP循環
3.6.1 LOOP語句
3.6.2 NEXT語句
3.7 EXIT語句
3.8 ASSERT語句
3.9 WAIT語句
3.9.1 WAIT ON信號
3.9.2 WAIT UNTIL布爾錶達式
3.9.3 WAIT FOR時間錶達式
3.9.4 多重WAIT條件
3.9.5 WAIT超時
3.9.6 敏感列錶和WAIT語句
3.10 並行賦值問題
3.11 被動進程
本章小結
第4章 數據類型
4.1 對象類型
4.1.1 信號
4.1.2 變量
4.1.3 常數
4.2 數據類型
4.2.1 標量類型
4.2.2 復閤類型
4.2.3 不完整類型
4.2.4 文件類型
4.3 文件類型的注意事項
4.4 子類型
本章小結
第5章 子程序和程序包
5.1 子程序
5.1.1 函數
5.1.2 轉換函數
5.1.3 解齣函數
5.1.4 過程
5.2 程序包
5.2.1 程序包聲明
5.2.2 延遲常數
5.2.3 子程序的聲明
5.2.4 程序包體
本章小結
第6章 預定義屬性
6.1 數值類屬性
6.1.1 數據類型的數值屬性
6.1.2 數組的數值屬性
6.1.3 塊的數值屬性
6.2 函數類屬性
6.2.1 數據類型的函數屬性
6.2.2 數組的函數屬性
6.2.3 信號的函數屬性
6.2.4 ’EVENT屬性和’LAST_VALUE屬性
6.2.5 ’LAST_EVENT屬性
6.2.6 ’ACTIVE屬性和’LAST_ACTIVE屬性
6.3 信號類屬性
6.3.1 ’DELAYED信號延遲屬性
6.3.2 ’STABLE信號穩定屬性
6.3.3 ’QUIET信號靜止屬性
6.3.4 ’TRANSACTION事務屬性
6.4 類型類屬性
6.5 範圍類屬性
本章小結
第7章 配置
7.1 默認配置
7.2 元件配置
7.2.1 低層配置
7.2.2 實體—結構體對配置
7.2.3 端口映射
7.3 實體映射
7.4 配置中的類屬
7.5 在結構體中指定類屬參數值
7.6 在配置中指定類屬參數值
7.7 闆—插座—芯片描述方法
7.8 塊的配置
7.9 結構體的配置
本章小結
第8章 VHDL高級特性
8.1 重載
8.1.1 子程序重載
8.1.2 重載運算符
8.2 彆名
8.3 限定錶達式
8.4 用戶自定義屬性
8.5 生成語句
8.5.1 規則生成語句
8.5.2 不規則生成語句
8.6 文件輸入/輸齣程序包TextIO
本章小結
第9章 綜閤
9.1 寄存器傳輸級（RTL）描述
9.2 約束條件
9.2.1 時序約束條件
9.2.2 時鍾約束條件
9.3 屬性
9.3.1 負載
9.3.2 驅動
9.3.3 到達時間
9.4 工藝庫
9.5 綜閤
9.5.1 轉換
9.5.2 優化布爾方程
9.5.3 展平
9.5.4 因子分解
9.5.5 門級映射
本章小結
第10章 VHDL綜閤設計
10.1 簡單的門——並行賦值語句
10.2 IF控製語句
10.3 Case控製語句
10.4 簡單的順序語句
10.5 異步復位
10.6 異步預置位和清零
10.7 復雜的順序語句
10.8 4位移位寄存器
10.9 狀態機設計舉例
本章小結
第11章 高級設計流程
11.1 RTL仿真
11.2 VHDL綜閤
11.3 門級功能驗證
11.4 布局與布綫
11.5 版圖時序仿真
11.6 靜態定時分析
本章小結
第12章 頂層係統設計
12.1 CPU設計
12.2 頂層係統的操作
12.3 指令係統
12.4 簡單的指令錶述
12.5 CPU頂層設計
12.6 塊復製操作
本章小結
第13章 CPU：綜閤描述
13.1 ALU（算術邏輯單元）
13.2 Comp（比較器）
13.3 Control（控製模塊）
13.4 Reg（寄存器）
13.5 Regarray（寄存器陣列）
13.6 Shift（移位）
13.7 Trireg（三態寄存器）
本章小結
第14章 CPU：RTL仿真
14.1 測試平颱
14.1.1 測試平颱的分類
14.1.2 隻有激勵的測試平颱
14.1.3 完全測試平颱
14.1.4 特定仿真器
14.1.5 混閤測試平颱
14.1.6 快速測試平颱
14.2 CPU仿真
本章小結
第15章 CPU設計：綜閤結果
本章小結
第16章 布局布綫
16.1 布局布綫過程
16.2 器件的布局布綫
16.2.1 創建工程
16.2.2 後續步驟
本章小結
第17章 CPU：VITAL仿真
17.1 VITAL庫
17.2 VITAL仿真過程概覽
17.3 VITAL實現
17.4 簡單VITAL模型
17.5 VITAL結構體
17.5.1 連綫延遲部分
17.5.2 觸發器例子
17.6 SDF文件
17.7 VITAL仿真
17.8 反標注仿真
本章小結
第18章 快速調試技術
18.1 分析工具
18.2 調試
18.3 CPU設計調試
18.3.1 創建工程
18.3.2 指定頂層參數
18.3.3 指定工程參數
18.4 分析信號
18.5 編寫待分析設計
18.6 實現新的設計
18.7 開始調試
18.8 使能斷點
18.9 觸發位置
18.10 波形顯示
18.11 設置觀察點
18.12 復雜觸發
本章小結
附錄A
附錄B
附錄C
附錄D
D.1 彆名（Alias）
D.2 屬性變化
D.3 位串文字
D.4 延時長度（DELAY_LENGTH）子
類型
D.5 直接例化
D.6 擴展標識符
D.7 文件操作
D.8 外部接口
D.9 生成語句變化
D.10 全局靜態賦值
D.11 組
D.12 追加綁定
D.13 延遲進程
D.14 純函數和非純函數
D.15 脈衝濾除
D.16 報告（Report）語句
D.17 共享變量
D.18 移位操作符
D.19 語法一緻性
D.20 無影響
D.21 同或（XNOR）操作符
· · · · · · (收起)