Verilog and SystemVerilog Gotchas

Verilog and SystemVerilog Gotchas pdf epub mobi txt 電子書 下載2025

出版者:Springer
作者:Stuart Sutherland
出品人:
頁數:218
译者:
出版時間:2007-6-26
價格:USD 124.00
裝幀:Hardcover
isbn號碼:9780387717142
叢書系列:
圖書標籤:
  • 編程
  • Verilog
  • SystemVerilog
  • HDL
  • 硬件描述語言
  • 數字電路
  • 驗證
  • FPGA
  • ASIC
  • 設計
  • 調試
  • Gotchas
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具體描述

This book will help engineers write better Verilog/SystemVerilog design and verification code as well as deliver digital designs to market more quickly. It shows over 100 common coding mistakes that can be made with the Verilog and SystemVerilog languages. Each example explains in detail the symptoms of the error, the languages rules that cover the error, and the correct coding style to avoid the error. The book helps digital design and verification engineers to recognize, and avoid, these common coding mistakes. Many of these errors are very subtle, and can potentially cost hours or days of lost engineering time trying to find and debug them.

著者簡介

曾就職於華為技術通信公司,目前在某EDA公司亞太區客戶支持部門任驗證産品技術主管;入行以來,參與過TD-SCDMA基帶芯片,韆兆無源光網芯片,高性能CPU、網絡芯片的硬件輔助驗證等多個研發項目,在IC設計及驗證領域積纍瞭豐富的實踐經驗;幫助多傢公司優化設計流程,采用高級驗證技術,縮短項目的研發周期;發錶有《OVM實現瞭可重用的驗證平颱》,《AMBA片上總綫在SOC芯片設計中的應用》等多篇學術論文,也是《The Verification Cookbook》一書的中文版譯者之一;多年來緻力於行業技術和産品的應用和推廣,對IC設計與驗證友深刻的體會和思考.

圖書目錄

讀後感

評分

昨天浏览了一下全书,猜作者先在mentor工作,搜索了一下果然,呵呵。 其实能系统的出书已经很不容易了,一些内容有着作者的思考,当然一些引文没有注明引用。 总的来说,挺适合偷懒不想看英文的兄弟做入门之用。  

評分

对断言、随机测试、功能覆盖都有实例性的介绍,比较容易理解。建议边看书,边调试几个典型的代码,可以更好地理解一些关键的概念。书中个别例子有点问题,但仍不失为一本很好的入门教材,总体上是十分值得推荐的,非常适合有一定vlog和cpp基础的读者自学使用。!  

評分

对断言、随机测试、功能覆盖都有实例性的介绍,比较容易理解。建议边看书,边调试几个典型的代码,可以更好地理解一些关键的概念。书中个别例子有点问题,但仍不失为一本很好的入门教材,总体上是十分值得推荐的,非常适合有一定vlog和cpp基础的读者自学使用。!  

評分

优点:本书从systemverilog的语法出发,详细介绍了systemverilog在验证方面的强大功能,另外还介绍了OVM验证方法学,可以让读者很快的了解systemverilog的用途,激发读者学习systemverilog的强烈兴趣。书中有很多的实例,可以让初学者更直观的了解和学习systemverilog,同时对q...  

評分

昨天浏览了一下全书,猜作者先在mentor工作,搜索了一下果然,呵呵。 其实能系统的出书已经很不容易了,一些内容有着作者的思考,当然一些引文没有注明引用。 总的来说,挺适合偷懒不想看英文的兄弟做入门之用。  

用戶評價

评分

很實用的一本工程書,可以讓新手避免很多語言的 “坑”,提高設計水平。 注意:韆萬韆萬不要看中文版!

评分

我覺得對Verilog而言,是一個很好的代碼規範。

评分

我覺得對Verilog而言,是一個很好的代碼規範。

评分

很實用的一本工程書,可以讓新手避免很多語言的 “坑”,提高設計水平。 注意:韆萬韆萬不要看中文版!

评分

我覺得對Verilog而言,是一個很好的代碼規範。

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