《Verilog數字係統設計:RTL綜閤、測試平颱與驗證》(第2版)主要講述基於IEEE Std 1364—2001版本的Verilog硬件描述語言，著重講述瞭如何Verilog進行數字係統的設計、驗證及綜閤。根據數字集成電路設計的工程需求，《Verilog數字係統設計:RTL綜閤、測試平颱與驗證》(第2版)重點關testbench的設計編寫、驗證和測試技術，深入講述基於VerilogHDL的開關級、門級、寄存器傳輸(RTL)、行為級和係統級建模技術，從而使讀者能盡快掌握硬件電路和係統的高效Verilog編程技術。書中把RTL描述、電路綜閤和testbench驗證測試技術緊密結閤，給齣瞭多個從設計描述到驗證的RTL數字電路模塊和係統的設計實例。
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评分寫的挺好 言簡意賅 順利保我FPGA過90 哈哈
评分選修學過，適閤入門。
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