本書通過大量完整的實例講解瞭使用Verilog HDL進行超大規模集成電路設計的結構化建模方法、關鍵步驟和設計驗證方法等實用內容。全書共分11章，涵蓋瞭建模、結構平衡、功能驗證、故障模擬和邏輯閤成等關鍵問題，還有閤成後設計確認、定時分析及可測性設計等內容。 本書結構清晰，內容組織閤理，適用於計算機、電子等相關專業本科高年級學生或研究生課程，同時也適用於對學習Verilog HDL及其在現代集成電路設計流中的應用感興趣的專業工程師和技術人員。
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